Триггеры

Адрес

http://90.189.213.191:4422/temp/nkpsis/tema_wt_tc23/lek9/ инд: 2-124-3-9 Примеры_ПЗ

Содержание

· Типы триггеров.

· Таблицы состояния

o R-S триггера,

o D-триггера,

o Т-триггера,

o J-K- триггера.

· Временные диаграммы

Триггеры — это устройства с двумя состояниями.

Они предназначены для запоминания двоичной информации. Использование триггеров позволяет реализовывать устройства оперативной памяти (то есть памяти, информация в которой хранится только на время вычислений). Однако это не единственная их область применения. Триггеры широко используются для построения цифровых устройств с памятью, таких как счётчики, преобразователи последовательного кода в

параллельный,  последовательные порты или цифровые линии задержки, применяемые в составе цифровых

фильтров.

Следует отметить, не знающим принципы работы триггеров, достаточно сложно найти работу в области ВТ. Поэтому изучению данного материала следует уделить особое внимание.

Простейшая схема триггера, позволяющая запоминать двоичную информацию, может быть построена на двух логических инверторах, охваченных положительной обратной связью. Она приведена на рисунке 1.

Рисунок 1. Схема простейшего триггера, построенного на инверторах

В схеме любого триггера может быть только два состояния — на выходе Q присутствует логическая единица и на выходе Q присутствует логический ноль.

Если логическая единица присутствует на выходе Q, то на инверсном выходе триггера будет присутствовать логический ноль, который после очередного инвертирования подтверждает уровень логической единицы на выходе Q.

И наоборот, если на выходе триггера Q присутствует логический ноль, то на инверсном выходе будет присутствовать логическая единица.

Описанная ситуация на выводах триггера будет сохраняться до тех пор пока включено питание.

Но вот вопрос — а как записывать в простейший триггер необходимую нам информацию? Для этого в схеме потребуются входы записи нуля и записи единицы.

RS-триггеры

RS-триггер получил название по названию своих входов. Вход S (Set — установить англ.) позволяет устанавливать выход Q в единичное состояние.

(Устанавливать означает записывать логическую единицу). Вход R (Reset — сбросить англ.) позволяет сбрасывать выход Q (Quit — выход англ.) в нулевое состояние.

Для реализации RS-триггера воспользуемся логическими элементами "2И-НЕ". Его принципиальная схема, реализованная на логических элементах "2И-НЕ", приведена на рисунке 2.

Рисунок 2. Схема RS-триггера на логических элементах "2И-НЕ".

Входы R и S инверсные (активный уровень'0')

Рассмотрим работу изображенной на рисунке 2 схемы триггера подробнее.

Пусть на входы R и S подаются единичные потенциалы.

Если на выходе верхнего логического элемента "2И-НЕ" Q присутствует логический ноль, то на выходе нижнего логического элемента "2И-НЕ" появится логическая единица. Эта единица подтвердит логический ноль на выходе триггера Q.

Если на выходе верхнего логического элемента "2И-НЕ" Q первоначально присутствует логическая единица, то на выходе нижнего логического элемента "2И-НЕ" появится логический ноль. Этот ноль подтвердит логическую единицу на выходе Q.

То есть, при единичных уровнях на входах R и S, схема RS-триггера работает точно так же, как и схема триггера на инверторах.

Подадим на вход S триггера нулевой потенциал.

Согласно таблице истинности логического элемента "2И-НЕ" на выходе Q появится единичный потенциал. Это приведёт к появлению на инверсном выходе триггера нулевого потенциала.

Теперь, даже если снять нулевой потенциал с входа S, на выходе триггера останется единичный потенциал.

То есть мы записали в триггер логическую единицу.

Точно так же можно записать в триггер и логический ноль. Для этого следует воспользоваться входом R.

Так как активный уровень на входах триггера оказался нулевым, то эти входы — инверсные.

Составим таблицу истинности RS-триггера. Входы R и S в этой таблице будем использовать прямые, то есть запись нуля, и запись единицы будут осуществляться единичными потенциалами (таблица 1).

Таблица 1. Таблица истинности RS-триггера.

R	S	Q(t)	Q(t+1)	Пояснения
0	0	0	0	Режим хранения информации (триггером) R=S=0
0	0	1	1
0	1	0	1	Режим установки триггера в единичное состояние S=1
0	1	1	1
1	0	0	0	Режим записи нуля в триггер R=1
1	0	1	0
1	1	0	*	R=S=1 запрещенная комбинация
1	1	1	*

RS-триггер можно построить и на логических элементах "2ИЛИ-НЕ". Схема RS-триггера, построенного на логических элементах "2ИЛИ-НЕ" приведена на рисунке 3. Единственное отличие в работе этой схемы триггера будет заключаться в том, что его сброс и установка будет производиться единичными логическими уровнями. Эти особенности реализации схемы триггера связаны с принципами работы инверсной логики, которые рассматривались ранее.

Рисунок 3. Схема простейшего RS триггера на логических элементах "2ИЛИ-НЕ". Входы R и S прямые (активный уровень '1')

Так как RS-триггер при построении его на логических элементах "2И-НЕ" и "2ИЛИ-НЕ" работает одинаково, то его условно-графическое изображение на принципиальных схемах тоже одинаково. Условно-графическое изображение RS-триггера на принципиальных схемах приведено на рисунке 4.

Рисунок 4. Условно-графическое обозначение RS-триггера

Для измерения логических уровней на выходе триггера чаще всего применяются логические пробники, в качестве которых в простейшем случае можно использовать светодиод с токоограничивающим резистором. В качестве источника логического сигнала можно применить механические тумблеры.

Синхронные RS-триггеры

Схема RS-триггера позволяет запоминать состояние логической схемы, но так как в начальный момент времени может возникать переходный процесс (в цифровых схемах этот процесс называется "опасные гонки"), то запоминать состояния логической схемы в триггерах нужно только в определённые моменты времени, когда все переходные процессы закончены.

Это означает, что большинство цифровых схем требуют сигнала синхронизации (тактового сигнала).

Все переходные процессы в комбинационной логической схеме должны закончиться за время периода синхросигнала, подаваемого на входы триггеров.

Триггеры, запоминающие входные сигналы только в момент времени, определяемый сигналом синхронизации, называются синхронными триггерами. Для того чтобы отличать от них рассмотренные ранее варианты триггеров (RS-триггер и триггер Шмитта) эти триггеры получили название асинхронных.

Для этого нам потребуется схема, пропускающая входные сигналы только при наличии синхронизирующего сигнала. Такую схему мы уже использовали при построении схем мультиплексоров и демультиплексоров. Это логический элемент "И". Принципиальная схема синхронного RS-триггера приведена на рисунке 5.

Рисунок 5. Схема синхронного RS-триггера, построенного на элементах "И"

В таблице 2 приведена таблица истинности синхронного RS-триггера. В этой таблице символ x означает, что значения логических уровней на данном входе не важны. Они не влияют на работу триггера.

Таблица 2. Таблица истинности синхронного RS-триггера.

С	R	S	Q(t)	Q(t+1)	Пояснения
0	x	x	0	0	Режим хранения информации
0	x	x	1	1
1	0	0	0	0	Режим хранения информации
1	0	0	1	1
1	0	1	0	1	Режим установки единицы S=1
1	0	1	1	1
1	1	0	0	0	Режим записи нуля R=1
1	1	0	1	0
1	1	1	0	*	R=S=1 запрещенная комбинация
1	1	1	1	*

Как мы уже показали выше, RS-триггеры могут быть реализованы на различных логических элементах.

При этом принцип их работы не изменяется.

В то же самое время триггеры часто выпускаются в виде готовых микросхем (или реализуются внутри БИС в виде готовых модулей), поэтому на принципиальных схемах синхронные триггеры обычно изображаются в виде условно-графических обозначений.

Условно-графическое обозначение синхронного RS-триггера приведено на рисунке 6.

Рисунок 6. Условно-графическое обозначение синхронного RS-триггера

D-триггеры

В RS-триггерах для записи логического нуля и логической единицы требуются разные входы, что не всегда удобно. При записи и хранении данных один бит может принимать значение, как нуля, так и единицы. Для его передачи достаточно одного провода. Как мы уже видели ранее, сигналы установки и сброса триггера не могут появляться одновременно, поэтому можно объединить эти входы при помощи инвертора, как показано на рисунке 7.

Рисунок 7. Принципиальная схема D триггера (защелки)

Такой триггер получил название D триггер. Название происходит от английского слова delay — задержка. Конкретное значение задержки определяется частотой следования импульсов синхронизации. Условно-графическое обозначение D триггера на принципиальных схемах приведено на рисунке 8.

Рисунок 8. Условно-графическое обозначение D триггера (защелки)

Таблица истинности D триггера достаточно проста, она приведена в таблице 3. Как видно из этой таблицы, данный триггер способен запоминать по синхросигналу и хранить один бит двоичной информации.

Таблица 3. Таблица истинности D триггера

С	D	Q(t)	Q(t+1)	Пояснения
0	x	0	0	Режим хранения информации
0	x	1	1
1	0	x	0	Режим записи информации
1	1	x	1

Нужно отметить, что отдельный инвертор при реализации триггера на ТТЛ элементах не нужен, так как самый распространённый элемент ТТЛ логики - это “2И-НЕ”. Принципиальная схема D триггера на элементах 2И-НЕ” приведена на рисунке 9.

Рисунок 9. Схема D триггера, реализованная на ТТЛ элементах

Ещё проще реализуется D триггер на КМОП логических элементах. В КМОП микросхемах вместо логических элементов "И" используются обычные транзисторные ключи.

Схема D триггера приведена на рисунке 10.

Рисунок 10. Схема D триггера, реализованная на КМОП элементах

При подаче высокого уровня синхросигнала C транзистор VT1 открывается и обеспечивает передачу сигнала с входа D на инверсный выход Q через инвертор D1.

Транзистор VT2 при этом закрыт и отключает второй инвертор, собранный на транзисторах VT2 и VT3.

При подаче низкого потенциала на вход C включается второй инвертор, который вместе с инвертором D1 и образует триггер.

Во всех рассмотренных ранее схемах синхронных триггеров синхросигнал работает по уровню, поэтому триггеры называются триггерами, работающими по уровню.

Ещё одно название таких триггеров, пришедшее из иностранной литературы — триггеры-защёлки.

Легче всего объяснить происхождение этого названия по временной диаграмме сигналов, приведенной на рисунке 11.

Рисунок 11. Временная диаграмма D триггера (защелки)

По этой временной диаграмме видно, что триггер-защелка хранит данные на выходе только при нулевом уровне на входе синхронизации. Если же на вход синхронизации подать активный высокий уровень, то напряжение на выходе триггера будет повторять напряжение, подаваемое на его вход.

Входное напряжение запоминается только в момент изменения уровня напряжения на входе синхронизации C с высокого уровня на низкий уровень. Входные данные как бы "защелкиваются" в этот момент, отсюда и название — триггер-защелка.

Принципиально в этой схеме входной переходной процесс может беспрепятственно проходить на выход триггера. Поэтому там, где это важно, необходимо сокращать длительность импульса синхронизации до минимума. Чтобы преодолеть такое ограничение были разработаны триггеры, работающие по фронту.

Явление метастабильности.

До сих пор мы предполагали, что сигнал на входе триггера может принимать только два состояния: логический ноль и логическая единица. Однако синхроимпульс может прийти в любой момент времени, в том числе и в момент смены состояния сигнала на входе триггера.

Если синхросигнал попадёт точно на момент перехода входным сигналом порогового уровня, то триггер на некоторое время может попасть в неустойчивое метастабильное состояние, при котором напряжение на его выходе будет находиться между уровнем логического нуля и логической единицы. Это может привести к нарушению правильной работы цифрового устройства.

Состояние метастабильности триггера подобно неустойчивому состоянию шарика, находящегося на вершине конического холма.

Такая ситуация иллюстрируется рисунком 12.

Обычно триггер не может долго находиться в состоянии метастабильности и быстро возвращается в одно из стабильных состояний. Время нахождения в метастабильном состоянии зависит от уровня шумов схемы и использованной технологии изготовления микросхем.

Рисунок 12. Иллюстрация явления метастабильности

Временные параметры триггера в момент возникновения состояния метастабильности и выхода из этого состояния приведены на рисунке 13.

Время tSU(register setup time or tSU) на этом рисунке это минимальное время перед синхроимпульсом, в течение которого логический уровень сигнала должен оставаться стабильным для того, чтобы избежать метастабильности выхода триггера.

Время tH (register hold time or tH) это минимально необходимое время удержания стабильного сигнала на входе триггера для того, чтобы избежать метастабильности его выхода.

Время состояния метатастабильности случайно и зависит от многих параметров. На рисунке 13 оно обозначено tMET.

Рисунок 13. Временные параметры триггера при проявлении метастабильности

Вероятность того, что время метастабильности превысит заданную величину, экспоненциально уменьшается с ростом времени, в течение которого выход триггера находится в метастабильном состояние.

где t — это коэффициент обратно пропорциональный коэффициенту усиления и полосе пропускания элементов, входящих в состав триггера.

Склонность триггеров к метастабильности обычно оценивается величиной, обратной скорости отказов. Это значение выражается как интервал времени между отказами. Его можно определить по формуле:

где t0 = tSU – tH

fс – тактовая частота

fd – частота с которой меняются входные данные

Для того чтобы можно было оценить эту величину, приведём таблицу для двух микросхем.

Последняя строчка этой таблицы эквивалентна времени метастабильности tMET = 5 нс.

Таблица 3. Сравнительные характеристики КМОП и Bi-КМОП триггеров

Условия измерения	SN74ACT	SN74ABT
fc = 33МГц, fd = 8МГц	8400 лет	8.1*109 лет
fc = 40МГц, fd = 10МГц	92 дня	1400 лет
fc = 50МГц, fd = 12МГц	-	2 часа

Метастабильное состояние не всегда приводит к неправильной работе цифрового устройства.

Если время ожидания устройства после прихода импульса синхронизации достаточно велико, то триггер может успеть перейти в устойчивое состояние, и мы даже ничего не заметим.

То есть если мы будем учитывать время метастабильности tmet, то метастабильность никак не скажется на работе остальной цифровой схемы.

Если же это время будет неприемлемым для работы схемы, то можно поставить два триггера последовательно, как это показано на рисунке 14. Это снизит вероятность возникновения метастабильного состояния.

Рисунок 14. Схема снижения вероятности возникновения метастабильного состояния на выходе триггера

Для сравнения приведем MBTF для новой схемы.

Сравнение производится тех же самых микросхем, что и в предыдущем примере.

Время метастабильности tMET = 5 нс для 50МГц, tMET = 5 нс для 67МГц, tMET = 5 нс для 80МГц.

Таблица 4. Сравнительные характеристики КМОП и Bi-КМОП триггеров

Условия измерения	SN74ACT	SN74ABT
fc = 33МГц, fd = 8МГц	2.62*1028 лет	4.77*1047 лет
fc = 40МГц, fd = 10МГц	3,56*1019 дня	2.18*1034 лет
fc = 50МГц, fd = 12МГц	4.9*1010	1*1021 лет
fc = 67МГц, fd = 16МГц	417 лет	1.28*109 лет
fc = 80МГц, fd = 20МГц	-	2900 лет

D триггеры, работающие по фронту.

Фронт сигнала синхронизации, в отличие от высокого (или низкого) потенциала, не может длиться продолжительное время. В идеале длительность фронта равна нулю.

Поэтому в триггере, запоминающем входную информацию по фронту не нужно предъявлять требования к длительности тактового сигнала.

Триггер, запоминающий входную информацию по фронту, может быть построен из двух триггеров, работающих по потенциалу

. Сигнал синхронизации будем подавать на эти триггеры в противофазе.

Схема такого триггера приведена на рисунке 15.

Рисунок 15. Схема D-триггера, работающего по фронту

Рассмотрим работу схемы триггера, приведенной на рисунке 15 подробнее. Для этого воспользуемся временными диаграммами, показанными на рисунке 16.

На этих временных диаграммах обозначение Q΄ соответствует сигналу на выходе первого триггера.

Так как на вход синхронизации второго триггера тактовый сигнал поступает через инвертор, то когда первый триггер находится в режиме хранения, второй триггер пропускает сигнал на выход схемы.

И наоборот, когда первый триггер пропускает сигнал с входа схемы на свой выход, второй триггер находится  в режиме хранения.

Рисунок 16. Временные диаграммы D-триггера

Обратите внимание, что сигнал на выходе всей схемы в целом не зависит от сигнала на входе "D" схемы. Если первый триггер пропускает сигнал данных со своего входа на выход, то второй триггер в это время находится в режиме хранения и поддерживает на выходе предыдущее значение сигнала, то есть сигнал на выходе схемы тоже не может измениться.

В результате проведённого анализа временных диаграмм мы определили, что сигнал в схеме, приведенной на рисунке 15 запоминается только в момент изменения сигнала на синхронизирующем входе "C" с единичного потенциала на нулевой.

Динамические D триггеры выпускаются в виде готовых микросхем или входят в виде готовых блоков в составе больших интегральных схем, таких как базовый матричный кристалл (БМК) или программируемых логических интегральных схем (ПЛИС).

Условно-графическое обозначение D триггера, запоминающего информацию по фронту тактового сигнала, приведено на рисунке 12.

Рисунок 17. Условно-графическое обозначение D-триггера

То, что триггер запоминает входной сигнал по фронту, отображается на условно-графическом обозначении треугольником, изображённым на выводе входа синхронизации.

То, что внутри этого триггера находится два триггера, отображается в среднем поле условно-графического изображения двойной буквой T.

Иногда при изображении динамического входа указывают, по какому фронту триггер (или триггеры) изменяет своё состояние. В этом случае используется обозначение входа, как это показано на рисунке 15.

Рисунок 18. Обозначение динамических входов 

На рисунке 18 а обозначен динамический вход, работающий по переднему (нарастающему) фронту сигнала. На рисунке 18 б обозначен динамический вход, работающий по заднему (спадающему) фронту сигнала.

Промышленностью выпускаются готовые микросхемы, содержащие динамические триггеры.

В качестве примера можно назвать микросхему 1533ТМ2. В этой микросхеме содержится сразу два динамических триггера. Они изменяют своё состояние по переднему фронту сигнала синхронизации.

jk триггер

Таблица истинности jk триггера практически совпадает с таблицей истинности синхронного RS-триггера. Для того чтобы исключить запрещённое состояние, его схема изменена таким образом, что при подаче двух единиц jk триггер превращается в счётный триггер. Это означает, что при подаче на тактовый вход C импульсов этот триггер изменяет своё состояние на противоположное. Таблица истинности jk триггера приведена в таблице  далее.

Таблица 1. Таблица истинности jk триггера.

С	K	J	Q(t)	Q(t+1)	Пояснения
0	x	x	0	0	Режим хранения информации
0	x	x	1	1
1	0	0	0	0	Режим хранения информации
1	0	0	1	1
1	0	1	0	1	Режим установки единицы J=1
1	0	1	1	1
1	1	0	0	0	Режим записи нуля K=1
1	1	0	1	0
1	1	1	0	1	K=J=1 счетный режим триггера
1	1	1	1	0

Один из вариантов внутренней схемы JK-триггера приведен на рисунке 1. Эта схема удобна для изучения принципов работы данного триггера в счетном режиме.

Внутренняя схема jk триггера

Для реализации счетного режима в схеме введена перекрестная обратная связь с выходов второго триггера на входы R и S первого триггера. Благодаря обратной связи на входах R и S первого триггера никогда не может возникнуть запрещенная комбинация, а то, что она перекрестная, вводит новый режим работы — счетный. При подаче на входы j и k логической единицы одновременно JK-триггер переходит в счетный режим, подобно T триггеру.

Приводить временные диаграммы работы JK-триггера не имеет смысла, так как они совпадают с приведёнными ранее временными диаграммами RS- и T-триггера.

Условно-графическое обозначение JK-триггера приведено на рисунке далее.

Рассмотрим пример работы триггера на модели Протеус-7 файл 4511_v5.DSN (RS)

На рисунке gif показана схема работы триггера.

Этапы отображения

1. Без включения схема подготовлена к работе. Курсором указываются основные элементы настроек.
2. Схему включили: выхода триггера установились в неопределенное состояние. Отображается сигналы входов и выходов триггера на осциллографе в виде прямой линии. Значение на выходах триггера равно примерно половине напряжения питания 5вольт.
3. Нажатие кнопки Сигнал=S= и Сигнал=R= вызывает переключение состояния триггера и меняется выходное значение. На осциллограммах по входам и выходам меняются значения.

В каталоге даны примеры схем построения синхронных RS-тригеров 4511_v6.DSN и D-триггера 4511_v7.DSN с использованием базовых элементов 2И-НЕ. Их возможно использовать при выполнении практического задания.

Практическое задание ПЗ=7 тема в заголовке отчета «Исследование триггеров»

1. Выполнить построение схемы RS = триггера используя схему 4511_v5.DSN
2. Снять скриншоты диаграмм RS-триггера при переходе от состояния неопределенности к работе.
3. Требуется отобразить последовательно нажатие кнопками сигналов установок R=0, S=0. Варианты нажатия определяются из правила номера по списку:
• R=0, S=0, S=0, R=0, для четных номеров по списку ( 2 4 6 … )
• S=0, S=0, S=0, R=0, для нечетных номеров по списку (1.3 5 7 .. )

4. Отчет в формате WORD документа должен содержать титульный лист, скан схемы триггера с оцилографом и последовательным нажатием кодов.
5. Название файла DSN должно содержать номер группы и номер отображения, например ts23_pz7-n1.dsn. Итого 2а файла.
6. Для получения скриншотов экрана рекомендуется использовать Л8

Оценка ПЗ-7

Оценка на 3= повторение схемы примера для своего номера (четного или не четного) по списку

Оценка на 4= дополнительно выполнить построение синхронного RS триггера на элементах 2И-НЕ и отобразить сканы осциллографа начальной работы с последовательностью нажатий. Входы наименовать по схеме.

Оценка на 5= дополнительно выполнить построение D-триггера на элементах 2И-НЕ и отобразить сканы осциллографа начальной работы с последовательностью нажатия. Входы наименовать по схеме.

Электронные источники:

1. Микушин А.В., Сажнев А.М., Сединин В.И. Цифровые устройства и микропроцессоры. СПб, БХВ-Петербург, 2015.
2. Микушин А.В. Занимательно о микроконтроллерах. СПб, БХВ-Петербург, 2006.
3. Угрюмов Е. П. Цифровая схемотехника. СПб, БХВ-Петербург, 2010.
4. Шило В. Л. Популярные цифровые микросхемы. М, Радио и связь, 1987.
5. Дж. Ф. Уэкерли Проектирование цифровых устройств. М, Постмаркет, 2002.
6. Логический симулятор Atanua Адрес2
7. Моделирование и исследование логики работы триггеров
8. Программа IcecreamScreenRecorderPortable для записи содержимого экрана портабельная скачать.

Подготовил Шабронов А.А.  тс +7-913-905-8839 shabronov@ngs.ru

Ред.2018-10-14